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Technique et Science Informatiques

0752-4072
Revue des sciences et technologies de l'information
 

 ARTICLE VOL 24/8 - 2005  - pp.963-989  - doi:10.3166/tsi.24.963-989
TITRE
Régulation du flot d'instructions pour des processeurs orientés temps réel

RÉSUMÉ
La prévisibilité temporelle des composants d’un système temps réel est nécessaire si l’on veut pouvoir garantir que les échéances seront respectées. Ces dernières années, différentes techniques d’évaluation du temps d’exécution pire cas (WCET) de programmes ont été proposées mais, à ce jour, on ne sait pas modéliser les processeurs haute-performance de manière fiable. Nous sommes convaincus de la difficulté de prendre en compte, au sein d’une analyse statique, des mécanismes dont le comportement est de plus en plus dynamique, et ceci motive l’approche que nous présentons ici. L’idée principale est que l’architecture du processeur doit être adaptée aux techniques d’évaluation de WCET. Dans cet article, nous nous intéressons plus particulièrement aux pipelines superscalaires à ordonnancement dynamique des instructions. Il a été montré que, à cause des interactions temporelles possibles entre blocs de base distants, le temps d’exécution d’un programme dans un pipeline de ce type n’est pas prévisible par les techniques habituelles d’analyse statique. Nous proposons d’intégrer dans le processeur un mécanisme matériel qui régule le flot d’instructions de sorte que les blocs de base s’exécutent indépendamment les uns des autres. Ceci permettrait à n’importe quel outil de calcul de WCET de ne considérer que les temps d’exécution individuels des blocs de base.


ABSTRACT
The time predictability of the components of a real-time system is required whenever it must be guaranteed that deadlines will be met. Various techniques have been proposed to evaluate the Worst-Case Execution Time (WCET) of programs but current highperformance processors still cannot be safely modelled. We acknowledge the difficulty of taking into account more and more dynamic mechanisms within static analysis and this motivates the approach we propose here. The main idea is that the processor architecture should be adapted to fit WCET estimation techniques. We focus on dynamically-scheduled superscalar pipelines which have been proved unpredictable due to the possible temporal interactions between distant blocks. We propose to include a hardware mechanism that regulates the instruction flow so that subsequent basic blocks execute independently one of each other. This would allow any WCET estimation tool to consider only the individual execution times of the basic blocks.


AUTEUR(S)
Christine ROCHANGE, Pascal SAINRAT

MOTS-CLÉS
temps réel, temps d'exécution pire cas, architecture de processeur.

KEYWORDS
real-time, worst-case execution time, processor architecture.

LANGUE DE L'ARTICLE
Français

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