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Technique et Science Informatiques

0752-4072
Revue des sciences et technologies de l'information
 

 ARTICLE VOL 29/2 - 2010  - pp.157-178  - doi:10.3166/tsi.29.157-178
TITRE
Architecture d'un processeur multiflot orienté temps-réel

RÉSUMÉ
Les processeurs multiflots simultanés (SMT) peuvent être de bons candidats pour satisfaire les besoins en performance toujours croissants des applications embarquées. Cependant, les processeurs SMT existants ne sont pas compatibles avec les contraintes de prévisibilité des temps d'exécution des systèmes temps-réels stricts : en effet, pour ordonnancer les tâches de manière à garantir qu'elles respecteront leurs échéances, il est nécessaire d'estimer leur temps d'exécution pire cas (ou WCET : Worst-Case Execution Time), ce qui n'est pas possible quand plusieurs flots d'exécution peuvent interférer. Dans cet article, nous proposons une architecture SMT conçue pour assurer l'isolation des flots temps-réels stricts de sorte que leur WCET puisse être estimé. Nous donnons des résultats expérimentaux qui montrent que cette architecture conserve un niveau de performance élevé et nous donnons des pistes pour un contrôle par le système (ordonnanceur) de l'isolation des flots.


ABSTRACT
Simultaneous multithreading (SMT) processors might be good candidates to fulfill the ever increasing performance needs of embedded applications. However, off-the-shelves SMT architectures do not fit the timing predictability requirements of hard real-time systems: to schedule critical threads so that they are guaranteed to meet their deadlines, it is necessary to estimate their Worst-Case Execution Times which is not possible when simultaneous threads might interfere. In this paper, we propose an SMT architecture designed to enforce isolation of hard real-time threads so that their worst-case execution time can be safely estimated. We report experimental results that show that this architecture still provides a high level of performance and we give an insight into how the thread isolation feature could be controlled by a real-time task scheduler.


AUTEUR(S)
Jonathan BARRE, Christine ROCHANGE, Pascal SAINRAT

Reçu le 13 octobre 2008.   

MOTS-CLÉS
temps-réel, temps d'exécution pire cas (WCET), architecture de processeur, processeur multiflot simultané.

KEYWORDS
real time, worst-case execution time, processor architecture, simultaneous multithreading (SMT).

LANGUE DE L'ARTICLE
Français

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