Partitionnement logiciel matériel ciblant une architecture reconfigurable dynamiquement
Plusieurs fondeurs de silicium proposent des architectures qui intègrent dans un
même composant un processeur connecté à de la logique reconfigurable (FPGA).
L’accroissement de la taille et de la vitesse d’horloge de ces composants reconfigurables
rend cette technologie de plus en plus attractive pour réaliser à faible coût des systèmes
enfouis performants. Nous avons développé une méthode de partitionnement basée sur un
algorithme génétique qui fournit une allocation et un ordonnancement des tâches sur
l’architecture. L’objectif est de profiter au mieux des ressources disponibles, y compris la
reconfiguration dynamique du FPGA pour minimiser le temps global d’exécution.
L’efficacité de la méthode proposée est mise en évidence sur une application de décodage
audio (AC3) en la comparant à un algorithme glouton de partitionnement.
This paper presents a Genetic Algorithm (GA) based approach for
Hardware/Software partitioning targeting an architecture composed of a processor and a
dynamically reconfigurable datapath (FPGA). From an acyclic task graph and a set of Area-
Time implementation trade off points for each task, our GA performs HW/SW partitioning
and scheduling such that the global application execution time is minimized. The efficiency of
our GA is established through its application to an AC-3 decoder function and its
performance is compared with a greedy algorithm
K.CHEHIDA, M.AUGUIN, S.RAIMBAULT
Reçu le 15 octobre 2002.
Accepté le 24 mars 2003.
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