Devant la complexité croissante des applications embarquées, le gain en performances des systèmes associés est crucial et doit respecter des contraintes de coût et de consommation. Les performances des architectures VLIW utilisées dans ces systèmes dépendent du parallélisme d'instructions déduit statiquement. Aussi, la disponibilité d'un compilateur performant est critique pour le développement de ces derniers. Nous présentons ici une nouvelle approche pour optimiser rapidement n'importe quel programme et extraire du parallélisme d'instructions pour un processeur VLIW quelconque en cours de développement ou déjà commercialisé. Le compilateur matériel, qui implémente cette nouvelle approche, utilise un simulateur de l'architecture VLIW cible qui est ensuite modifié pour intégrer un algorithme dynamique d'ordonnancement des instructions. Le binaire est exécuté sur ce simulateur et les ordonnancements observés sont ensuite utilisés pour réordonner le code et l'optimiser. Cette approche a été testée sur les codes entiers des SPEC 2000 et elle permet d'obtenir des accélérations de l'ordre de 20 %.